VLSI 設計技術グループ

本グループでは、将来の高度な集積デバイスの実現に必要なVLSI設計技術、回路技術、アーキテクチャについて研究を行っています。チップの動作速度を決めるタイミングやポータブルデバイスの動作時間を決める消費電力、今後のシステムでますます重要になる信頼性に着目し、システムの実現からVLSIチップの試作、CADアルゴリズムの研究まで幅広く行っています。

自己性能補償を実現するVLSI設計技術の研究

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情報通信の基盤となっているVLSIは、デバイスの微細化とともに製造ばらつきや環境(電源や温度)変動による性能変化が深刻化し、将来的な性能向上が危惧されています。また、使用年数や環境によっても性能が変化してしまいます。本研究では、VLSIチップごとに製造ばらつき、環境変動、経年劣化をセンシング・解析して、動作性能をVLSI自身が自律的に補償する回路技術と設計技術の開発を目指しています。また、その効果を試作VLSIで実証しています。

超低電力サブスレッショルド回路設計技術

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将来の「安心・安全」な社会を実現する技術として、センサネットワークへの期待が高まっています。センサネットワークを構成するセンサノードは、ボタン電池や太陽電池のような限られた電源でも長期間連続動作することが求められる為、低電力化は必須の課題となっています。 現在、このような低電力回路の実現方法として、サブスレッショルド回路が提案されています。 サブスレッショルド回路とは非常に低い電源電圧で動作する回路のことで、回路動作速度は遅い代わりに超低消費電力で動作します。 一方で、サブスレッショルド回路は従来の回路と特性が大きく異なる為、新たな回路設計技術が必要となります。そこで、我々の研究チームでは、サブスレッショルド回路設計技術の確立を目指し研究を行っています。さらに、実際にLSIチップの試作を行い、その評価を行っています。

オンチップ小型真性乱数発生器の開発

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社会基盤の電子化が進むに従って、情報セキュリティ、特に暗号の重要性が増してきています。暗号化には予測不可能性を持つ物理的なゆらぎ現象を利用した真性乱数が必要となりますが、現在は疑似乱数生成器を用いて乱数が生成されており、予測不可能性が十分に満足されていません。本研究では、オンチップに搭載可能な小型真性乱数発生器を開発し、予測不可能な真性乱数が暗号の鍵生成などに容易に利用できる環境を提供します。電源などの外乱(他回路からのノイズや意図的な攻撃)に耐性を持つオシレータサンプリング方式に注目し、チップ内の小さな雑音の増幅、製造ばらつきや環境変動・攻撃による乱数品質の劣化を自己調整(回路パラメータ調整や後処理方式の変更)により克服します。

ナノメートル世代のタイミング設計技術

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近年のナノメートル世代と呼ばれる LSI 製造プロセスでは、電源ラインに発生するノイズや 製造時に発生する回路素子の性能にばらつきがある等、 回路に悪影響を与える要因が増加し、深刻化しています。 回路を高速に動作させる、あるいは高い信頼性を持たせるためには、 これらの現象に対処した回路設計が必要となります。 我々の研究チームでは、電源のノイズ、配線のノイズの 観測、検証、予測、低減手法に関する研究や、 製造ばらつきの影響を低減する設計手法の研究を行っています。 ノイズの観測や低減手法の実証等のため、実際に LSI チップを作っています。

製造ばらつき、電源・温度変動を統一的に取り扱った静的タイミング解析技術

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半導体製造工程においては、製造ばらつきというものが必ず生じます。 これは、注入するイオン濃度のばらつきや、フォトリソグラフィ工程での光の回折等に起因します。 また実動作環境においては、電源の不安定化・温度不均一等の環境ばらつきが生じています。 近年主流である 100 nm 以下の製造プロセスではこれらばらつきの影響が大きく、 回路素子ひとつひとつの性能の正確な予測が難しくなっています。 製造前に回路性能を正しく見積もることは、性能保障や歩留りの向上のために必須です。 遅延を決定的な値ではなく、確率分布とみなす統計的なアプローチが台頭していますが、 様々なばらつきを同時に取り扱えないなどの問題があります。 我々の研究チームでは、遅延モデルや電源ノイズモデルを構築し、 ばらつきを統一的に取り扱うことのできるタイミング解析技術の提案を行っています。


Last-modified: 2010-02-26 (金) 12:54:42